Les registres TIMER

publication: 29 décembre 2021 / mis à jour 29 décembre 2021

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Résumé des registres

Name	Description	TIMG0	TIMG1	Acc
Timer 0 configuration and control registers
TIMGn_T0CONFIG_REG	Timer 0 configuration register	$3FF5F000	$3FF60000	R/W
TIMGn_T0LO_REG	Timer 0 current value, low 32 bits	$3FF5F004	$3FF60004	RO
TIMGn_T0HI_REG	Timer 0 current value, high 32 bits	$3FF5F008	$3FF60008	RO
TIMGn_T0UPDATE_REG	Write to copy current timer value to TIMGn_T0_(LO/HI)_REG	$3FF5F00C	$3FF6000C	WO
TIMGn_T0ALARMLO_REG	Timer 0 alarm value, low 32 bits	$3FF5F010	$3FF60010	R/W
TIMGn_T0ALARMHI_REG	Timer 0 alarm value, high bits	$3FF5F014	$3FF60014	R/W
TIMGn_T0LOADLO_REG	Timer 0 reload value, low 32 bits	$3FF5F018	$3FF60018	R/W
TIMGn_T0LOAD_REG	Write to reload timer from TIMGn_T0_(LOADLOLOADHI)_REG	$3FF5F020	$3FF60020	WO
Timer 1 configuration and control registers
TIMGn_T1CONFIG_REG	Timer 1 configuration register	$3FF5F024	$3FF60024	R/W
TIMGn_T1LO_REG	Timer 1 current value, low 32 bits	$3FF5F028	$3FF60028	RO
TIMGn_T1HI_REG	Timer 1 current value, high 32 bits	$3FF5F02C	$3FF6002C	RO
TIMGn_T1UPDATE_REG	Write to copy current timer value to TIMGn_T1_(LO/HI)_REG	$3FF5F030	$3FF60030	WO
TIMGn_T1ALARMLO_REG	Timer 1 alarm value, low 32 bits	$3FF5F034	$3FF60034	R/W
TIMGn_T1ALARMHI_REG	Timer 1 alarm value, high 32 bits	$3FF5F038	$3FF60038	R/W
TIMGn_T1LOADLO_REG	Timer 1 reload value, low 32 bits	$3FF5F03C	$3FF6003C	R/W
TIMGn_T1LOAD_REG	Write to reload timer from TIMGn_T1_(LOADLOLOADHI)_REG	$3FF5F044	$3FF60044	WO
System watchdog timer configuration and control registers
TIMGn_Tx_WDTCONFIG0_REG	Watchdog timer configuration register	$3FF5F048	$3FF60048	R/W
TIMGn_Tx_WDTCONFIG1_REG	Watchdog timer prescaler register	$3FF5F04C	$3FF6004C	R/W
TIMGn_Tx_WDTCONFIG2_REG	Watchdog timer stage 0 timeout value	$3FF5F050	$3FF60050	R/W
TIMGn_Tx_WDTCONFIG3_REG	Watchdog timer stage 1 timeout value	$3FF5F054	$3FF60054	R/W
TIMGn_Tx_WDTCONFIG4_REG	Watchdog timer stage 2 timeout value	$3FF5F058	$3FF60058	R/W
TIMGn_Tx_WDTCONFIG5_REG	Watchdog timer stage 3 timeout value	$3FF5F05C	$3FF6005C	R/W
TIMGn_Tx_WDTFEED_REG	Write to feed the watchdog timer	$3FF5F060	$3FF60060	WO
TIMGn_Tx_WDTWPROTECT_REG	Watchdog write protect register	$3FF5F064	$3FF60064	R/W
Configuration and Control Register for RTC CALI
TIMGn_RTCCALICFG_REG	RTC calibration configuration register	$3FF5F068	$3FF60068	varies
TIMGn_RTCCALICFG1_REG	RTC calibration configuration register 1	$3FF5F06C	$3FF6006C	RO
Interrupt registers
TIMGn_Tx_INT_ENA_REG	Interrupt enable bits	$3FF5F098	$3FF60098	R/W
TIMGn_Tx_INT_RAW_REG	Raw interrupt status	$3FF5F09C	$3FF6009C	RO
TIMGn_Tx_INT_ST_REG	Masked interrupt status	$3FF5F0A0	$3FF600A0	RO
TIMGn_Tx_INT_CLR_REG	Interrupt clear bits	$3FF5F0A4	$3FF600A4	WO

TIMGn_T0CONFIG_REG

\  31 30 29 28                                                 13 12 11 10   
\ |__|__|__|_____________________________________________________|__|__|__|__ 
 
$3ff5f000 constant TIMG_BASE 
: TIMGn_T0CONFIG_REG ( n -- a )  
    $10000 * TIMG_BASE + ;

bit 31: TIMGn_Tx_EN Lorsqu'il est défini, le compteur de base de temps timer x est activé. (R/W);
bit 30: TIMGn_Tx_INCREASE Lorsqu'il est défini, le compteur de la base de temps timer x incrémentera chaque tick d'horloge. Lorsqu'il est effacé, le compteur timer x base de temps décrémentera. (R/W);
bit 29: TIMGn_Tx_AUTORELOAD Lorsqu'il est réglé, le rechargement automatique de la minuterie x à l'alarme est activé. (R/W);
bit 28-13: TIMGn_Tx_DIVIDER Valeur de pré-échelle Timer x clock (Tx_clk).(R/W);
bit 12: TIMGn_Tx_EDGE_INT_EN Lorsqu'elle est définie, une alarme génère une interruption de type front. (R/W);
bit 11: TIMGn_Tx_LEVEL_INT_EN Lorsqu'elle est définie, une alarme génère une interruption de type niveau. (R/W);
bit 10: TIMGn_Tx_ALARM_EN Lorsqu'elle est définie, l'alarme est activée. Ce bit est automatiquement effacé une fois par l'alarme se déclenche. (R/W);

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